정보통신 설계 - 집적 회로(Very Large Scale Integrated Circuit; VLSI)의 설계 과정
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작성일 23-05-27 16:34
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○ 파라미터 고장 모델(parametric fault model)
고장들을 회로가 갖는 기능(function)에 의해서 모델화한 것
VLSI 설계 전반부 : Gate Level 설계 후반부 : Layout 데이터 생성 최근의 설계 전반부 : 동작적 설계(Behavioral Design) ==> Gate Level 설계 후반부 : Layout 데이터 생성
후반부 : Layout 데이터 생성
○ 결함 검출(defect detection) : 디지털 IC나 시스템의 동작을 올바른 동작과 비교 觀察
○ IC 외부 결함 : IC를 사용한 디지털 시스템의 IC 주변에서 일어날 수 있는 결함
○ IC 내부 결함 : 칩과 패키지 내에서 발생하는 결함으로 제조 과정에서 일어나는 결함
정보통신 설계 - 집적 회로(Very Large Scale Integrated Circuit; VLSI)의 설계 과정
→ 회로 파라미터 : 전압(voltage), 전류(current), 구동(drive)과 전달 지연(delay)
후반부 : Layout 데이터 생성
전반부 : 동작적 설계(Behavioral Design) ==> Gate Level 설계
VLSI 설계
○ 결함 수정(defect correction) : 고장난 부분을 교환 또는 수리
○ 논리 고장 모델(logic fault model)
회로의 논리 함수에 effect(영향) 을 주는 고장들을 모델화. 고착모델을 많이 사용
전반부 : Gate Level 설계
레포트 > 공학,기술계열
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회로 파라미터들의 크기에 effect(영향) 을 주는 고장들을 모델화
설명
정보통신 설계,집적 회로,Very Large Scale Integrated Circuit; VLSI
순서
최근의 설계
○ 결함 격리(defect isolation) : 디지털 IC 또는 시스템을 테스트하고 결함 부분을 격리
다.
